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BiCMOS
閱讀�9414�(shí)間:2010-12-29 11:42:25

  BiCMOS工藝技�(shù)是將雙極與CMOS器件制作在同一芯片�,這樣就結(jié)合了雙極器件的高跨導(dǎo)、強(qiáng)�(qū)�(dòng)和CMOS器件高集成度、低功耗的�(yōu)�(diǎn),使它們互相取長補(bǔ)�、發(fā)揮各自優(yōu)�(diǎn),從而實(shí)�(xiàn)高速、高集成�、高性能的超大規(guī)�集成電路�

工藝分類

  BiCMOS技�(shù)是將�、雙極兩種工藝合適地融合在一起的技�(shù),但這絕不是簡單、機(jī)械地?fù)胶驮谝黄穑芏喙に嚳梢砸粔K兒或�(shè)法結(jié)合在一起做。目� BiCMOS工藝主要有兩種:一是以CMOS為基�(chǔ)的BiCMOS工藝,這種工藝對保證CMOS器件的性能較為有利;二是以雙極工藝為基�(chǔ)的BiCMOS 工藝,這種工藝比較張揚(yáng)BJT器件的性能�

高速電路的�(shè)�(jì)考慮

  1)雙阱結(jié)�(gòu)中的阱結(jié)�(gòu)尺寸及其埋層

  對BiCMOS電路來說,需要仔�(xì)研究CMOS阱和BJT器件的集電極的工藝要�。一�(gè)主要的工藝設(shè)�(jì)折衷方案涉及到外延層和阱的輪廓特�。對� BJT器件,一方面集電�-�(fā)射極之間的反向擊穿電壓U(BR)CEO、集電極電阻和電�,以及生�(chǎn)工藝的可控制性決定了外延層的厚度;另一方面,如果外延層太厚,特征頻率fT就會(huì)下降而集電極電阻RC值就�(huì)增大。對于MOS器件,在制作PMOS器件�(shí)使用N+埋層就要求外延層必須足夠厚,以避免過大的�(jié)電容和PMOS器件的背偏置體效�(yīng)(back-bias body effect��

  雙阱�(jié)�(gòu)中的N阱不僅影響PMOS器件,而且也可作為NPN型BJT器件的集電極。因此,除了�(yīng)充分保證CMOS器件的性能以外,N阱摻雜既要足夠重以防止Kirk效應(yīng)(Kirk effect�,同�(shí)又應(yīng)足夠�,以增高BJT器件的U(BR)CEO�

  2)外延層與自摻雜

  在兩種類型的埋層上生成輕摻雜的薄外延�,對外延沉積工藝來說是一種挑�(zhàn)。必須使在垂直和水平方向的兩種類型雜�(zhì)的自摻雜盡量地小,以避免在阱中需要過量的反摻��

  3)利用雜�(zhì)離子注入降低MOS器件閾值電�

  在PMOS器件的溝道區(qū)通過硼離子注入調(diào)節(jié),降低其閾值電�;制作NMOS器件溝道區(qū)�(shí)注入磷離�,不僅可使NMOS器件的閾值電壓分散性大為減�,而且還可減小N阱同P型襯墊的摻雜濃度比�。這一技�(shù)意味著N阱區(qū)摻雜濃度可以降低,因而NMOS器件的閾值電壓大為減�,結(jié)果使通信用BiCMOS電路可在低電源電壓(3.3V)下工作�

  4)用硅柵自對�(zhǔn)工藝減小交疊電容

  制作MOS器件�(shí)采用硅柵自對�(zhǔn)(在柵下�、漏區(qū)極少�(kuò)展)工藝,使�-源和�-漏擴(kuò)散區(qū)的重疊大大減小,�-源及�-漏交疊電容相�(yīng)地大為減�。這樣做有利于硅柵雙阱BiCMOS電路的工作速度得以提高。此�,硅柵自對準(zhǔn)工藝也可明顯減小�(shè)�(jì)同樣溝長的MOS器件所需要的版圖尺寸,因而芯片的集成度得到了提高(大約提�30%��

  5)用高電阻率P型硅襯墊來提高工作速度

  BiCMOS器件�(yīng)采用高電阻率P型硅襯墊,這樣既與CMOS、射極耦合邏輯電路(ECL)和砷化硅(GaAs)工藝有良好的兼容性,又降低了NMOS器件的結(jié)電容,有利于提高通信和信息處理用BiCMOS電路的速度。�

�(yīng)�

  用于蜂窩電話和PDA的多功能電源管理

  多電壓電源管�

  汽車電源管理器件

  智能電池�

  用于電信和數(shù)�(jù)通信卡的電壓�(diào)節(jié)�

  用于�(yī)療產(chǎn)品的高精度A/D�(zhuǎn)換器

基本器件

  MOS �

  (1)以雙極工藝為基礎(chǔ)的雙� BICMOS 工藝下的 MOS 管結(jié)�(gòu):P 溝器件做� N 阱中, N 溝器件做� P 阱中.該工藝采� PN �(jié)對通隔離技�(shù),� N+� P+雙埋層結(jié)�(gòu),并采用薄外延 層來�(shí)�(xiàn)器件的高截止頻率和窄隔離寬度. 其中 NMOS 管的源漏� NPN 管的�(fā)射區(qū)和橫� PNP � 及縱� PNP 管的基區(qū)接觸�(kuò)散同�(shí)�(jìn)�.PMOS 管的源漏區(qū)�(kuò)散與 NPN 的基區(qū)�(kuò)�,橫向 PNP � 的集電區(qū),�(fā)射區(qū)�(kuò)�,縱向 PNP 管的�(fā)射區(qū)�(kuò)散同�(shí)完成.MOS 管的工作原理� CMOS 工藝� 的管子一�.

  三極�

  (1) NPN � NPN 晶體管是雙極集成電路中的基本器件,� N 外延層為集電區(qū),Basep 為基區(qū), � Basep 中做一�?fù)诫s� N+為發(fā)射區(qū).由其剖面圖可�,NPN 存在寄生� PNP,但是這�(gè)寄生� PNP 不是在任何情況下都起作用.在模擬電路中,由于 NPN 管一般都處于截止或正向工作區(qū), VBC-NPN<0,所以寄� PNP 的發(fā)射結(jié)是反偏的,�?yàn)?VBE-PNP= VBC-NPN<0,因而寄� PNP 管截�.� 在數(shù)字電路中,NPN 工作在飽和區(qū)或反向工作區(qū),此時(shí) VBE-PNP= VBC-NPN>0,寄生 PNP 將處于正� 工作區(qū),這將使相�(dāng)大的一股反� NPN 管的"�(fā)射極電流"變成無用電流流入襯底.所以在�(shù)� 電路中要注意減小寄生 PNP 效應(yīng).一般工藝上通過摻金工藝和埋層工藝來減小寄生 PNP 正向�(yùn)� �(shí)的共基極短路電流增益 aSF.從而減小寄� PNP 管的影響,增加有用電流的比�.

  在實(shí)際的雙極工藝�,除了寄生三極管外,還有無源寄生效應(yīng)如串�(lián)電阻,寄生電容�,� 些都將不可避免的影響到的電路的性能,下面做簡要介�,以便將來在版圖設(shè)�(jì)過程中適�(dāng)減小� 些寄生效�(yīng).作為 VNPN 管存在三種寄生電�:�(fā)射極串聯(lián)電阻,集電極串�(lián)電阻,基區(qū)電阻.� �,�(fā)射區(qū)電阻由發(fā)射區(qū)體電阻和�(fā)射區(qū)接觸電阻組成,一般發(fā)射區(qū)做成方形其長寬比相當(dāng)�,所 以電阻可忽略.接觸電阻由發(fā)射區(qū)接觸孔面積和硅與�(fā)射極金屬的歐姆接觸系�(shù)決定,所以小電流 情況�,�(fā)射極的串�(lián)電阻是很小的可以忽略.第二是集電極串聯(lián)電阻,相對來說比較�,在工� 上可以通過加埋層和� N+集電極接觸擴(kuò)散方法來減小;在版圖設(shè)�(jì)�(shí),可以采用雙集電極或馬� 型集電極圖形來減�,但此方法�(huì)增大寄生電容.第三,基區(qū)電阻主要由外基區(qū)(�(fā)射區(qū)�(kuò)散邊� 到基極接觸孔邊緣) ,�(nèi)基區(qū)(�(fā)射區(qū)�(kuò)散層下面的那部分基區(qū))電阻和基極接觸電�.在版圖設(shè) �(jì)上用雙基極條或梳狀電極以減小基區(qū)電阻.NPN 管中的寄生電容主要有 PN �(jié)的勢壘電容和�(kuò)� 電容.

  (2) LPNP �

  集成電路的模擬電路中常用� PNP �,如運(yùn)放的輸入�,輸出極的有源�(fù)載等.一般情況下� 于要� NPN 管的制造工藝兼�,所以作出的 PNP 管的 β �,fT �,臨界電流�.是雙極雙阱工藝下的橫� PNP � ,此三極管也存在寄生的 VPNP,解決辦法�,一,版圖�(shè) �(jì)�(shí)減少�(fā)射極面積與周長比,一般使用窄條形�(fā)射極.而下圖的版圖�(shè)�(jì)采用圓形�(fā)射區(qū)� �(shè)�(jì),是為了減小表面復(fù)合的影響和獲得均勻的表面橫向基區(qū)寬度.而集電區(qū)�(shè)�(jì)成包圍發(fā)� 區(qū)的形�,是為使集電區(qū)盡可能多的收集到從發(fā)射區(qū)�(cè)向注入的空穴.�,在工藝上采用增大 �(jié)深及采用埋層工藝等辦�.

  (3) VPNP

  LPNP � β,fT,ICr(臨界電流)都小,只能用于小電流的情況,而襯� PNP,� VPNP 則可� 用于大電�.但在 CMOS 工藝介紹�(shí)說過,襯底 PNP 的應(yīng)用有局限�,�?yàn)槠浼妳^(qū)是電路的 公用襯底,必須接低電位.襯底 PNP 管還存在較大的集電極串聯(lián)電阻和集� �(jié)電容.所以一般將集電極接觸窗口放在與之靠近的隔離槽上,這樣可以避免但集電極電流� 大時(shí)在襯底產(chǎn)生大壓降,�(dǎo)致電路的其他地方的襯底外延變成正偏而破壞電路的正常工作. 為了�(kuò)� VPNP 的應(yīng)�,在雙極雙埋層工藝下可以制作自由集電極 VPNP, 它共�(jìn)行三� P 型雜�(zhì)的擴(kuò)�:P-BL 下隔離擴(kuò)�;P+上隔離擴(kuò)�,并作為深 P+集電�;P � �(fā)射區(qū)�(kuò)�.由于在外延及上隔離的過程� P-BL 埋層分上推距離大� N+-BL 上推的距�,� 是在 P �(fā)射區(qū)下形� P 型集電區(qū).此結(jié)�(gòu)的缺�(diǎn)如下:

  (1) 有效基區(qū)由外延層厚度,�(jié)深和埋層上推距離決定,所以控制精度較�.

  (2) 工藝步驟�. (3) 版圖尺寸�,影響成品�.

  �, 電阻

  除了 CMOS 中介紹的四種電阻�,在雙極工藝下還會(huì)有以下兩種電�:BASE P 電阻� RI 電阻(離子注入電阻) ,BP 電阻直接做于外延�,兩端�(jìn)� P+�(kuò)�,以獲得歐 姆接�,作為電阻的引出端.電阻體從 P+�(kuò)散的邊緣到邊�.其薄層電阻在 200�600 �/�, BP 電阻的缺�(diǎn)�,其阻值受基區(qū)的影�. RI 電阻是在外延層上注入硼離子形成電阻區(qū), 在電阻區(qū)的兩端�(jìn)� P �(kuò)散做為電阻的引出 �.其薄層電� 0.1�20K �/�,是電阻中精確度較高的一類電�(可以�(dá)� 10%) ,常做� 精度要求的高�.其溫度系�(shù) TCR 與退火條件及 RS 有關(guān),可以控制,�??梢赃_(dá)� 10-4 以下. 缺點(diǎn)是注入的�(jié)深較�(0.1~0.8vum ),注入層的厚度受耗盡層的影響較大,�(dǎo)致壓差大�(shí)�(huì) 由于�(jié)深淺而被擊穿.

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