�(chǎn)品型�(hào) | EP2SGX30DF780C5N |
描述 | IC FPGA 361 I/O 780FBGA |
分類(lèi) | 集成電路(IC),嵌入式-FPGA(�(xiàn)�(chǎng)可編程門(mén)陣列) |
制造商 | 英特� |
系列 | Stratix?II GX |
打包 | 托盤(pán) |
零件狀�(tài) | 活� |
電壓-電源 | 1.15V?1.25V |
工作溫度 | 0°C?85°C(TJ) |
包裝/� | 780-BBGA |
供應(yīng)商設(shè)備包� | 780-FBGA(29x29) |
基本零件�(hào) | EP2SGX30 |
EP2SGX30DF780C5N
可編程邏輯類(lèi)� | �(xiàn)�(chǎng)可編程門(mén)陣列 |
符合歐盟RoHS | � |
狀�(tài) | �(zhuǎn)� |
最大時(shí)鐘頻� | 640.0兆赫 |
CLB-Max的組合延� | 5.962納秒 |
JESD-30代碼 | S-PBGA-B780 |
JESD-609代碼 | 1�(hào) |
水分敏感性水� | 3 |
CLB�(shù)� | 33880.0 |
輸入�(shù)� | 361.0 |
邏輯單元�(shù) | 33880.0 |
輸出�(shù)� | 361.0 |
端子�(shù) | 780 |
最低工作溫� | 0� |
最高工作溫� | 85� |
組織 | 33880 CLBS |
峰值回流溫�(�) | 245 |
電源 | 1.2,1.2 / 3.3,3.3 |
資格狀�(tài) | 不合� |
座高 | 3.5毫米 |
子類(lèi)� | �(xiàn)�(chǎng)可編程門(mén)陣列 |
電源電壓�(biāo)�(chēng) | 1.2� |
最小供電電� | 1.15� |
最大電源電� | 1.25� |
表面貼裝 | � |
技�(shù) | CMOS |
溫度等級(jí) | 其他 |
終端完成 | �/銀/�(Sn / Ag / Cu) |
終端表格 | � |
端子間距 | 1.0毫米 |
終端位置 | 底部 |
�(shí)間@峰值回流溫度最大�(�) | 40 |
�(zhǎng)� | 29.0毫米 |
寬度 | 29.0毫米 |
包裝主體材料 | 塑料/�(huán)氧樹(shù)� |
包裝代碼 | BGA |
包裝等效代碼 | BGA780,28X28,40 |
包裝形狀 | 廣場(chǎng) |
包裝形式 | �(wǎng)格陣� |
制造商包裝�(shuō)� | 29 X 29 MM�1 MM間距,無(wú)鉛,MS-034AAM-1,F(xiàn)BGA-780 |
�(wú)鉛狀�(tài)/RoHS狀�(tài) | �(wú)�/符合RoHS |
水分敏感性水�(MSL) | 3(168小時(shí)) |
■主要設(shè)備功能:
TriMatrix存儲(chǔ)器由三種RAM塊大小組�,可�(shí)�(xiàn)真正的雙端口存儲(chǔ)器和性能高達(dá)550 MHz的先�(jìn)先出(FIFO)緩沖區(qū)
最�16�(gè)全局�(shí)鐘網(wǎng)�(luò),每�(gè)�(shè)備區(qū)域最�32�(gè)區(qū)域時(shí)鐘網(wǎng)�(luò)
高速DSP模塊提供乘法�(最�450 MHz),乘法累加功能和有限脈沖響應(yīng)(FIR)濾波器的�(zhuān)用實(shí)�(xiàn)
每�(gè)�(shè)備最多四�(gè)增強(qiáng)的PLL提供�(kuò)�,可編程帶寬,時(shí)鐘切�,實(shí)�(shí)PLL 重配置以及高�(jí)乘法和相�
支持多種單端和差分I / O �(biāo)�(zhǔn)
多達(dá)71�(gè)通道上的高速源同步差分I / O支持
支持源同步總線標(biāo)�(zhǔn),包括SPI-4 階段2(POS-PHY�(jí)�4),SFI-4.1,XSBI,UTOPIA IV,NPSI 和CSIX-L1
支持高速外部存�(chǔ)�,包括四�(shù)�(jù)速率(QDR和QDRII)SRAM,雙�(shù)�(jù)速率(DDR和DDR2)SDRAM和單�(shù)�(jù)速率(SDR)SDRAM
支持Altera?MegaCore? 功能和Altera Megafunction 合作伙伴�(jì)�(AMPPSM)宏功能中的多�(gè)知識(shí)�(chǎn)�(quán)宏功�
使用配置比特流加密支持設(shè)�(jì)安全�
支持�(yuǎn)程配置更�
■收�(fā)器模塊功能:
具有�(shí)鐘數(shù)�(jù)恢復(fù)(CDR)的高速串行收�(fā)器通道,每�(gè)通道提供每秒600兆位(Mbps)�6.375 Gbps 全雙工收�(fā)器的操作
具有4�8�12�16�20�(gè)高速串行收�(fā)器通道的設(shè)�,可提供高達(dá)255 Gbps的串行帶�(全雙�)
�(dòng)�(tài)可編程的電壓輸出差分(VOD)和預(yù)加重�(shè)�,可改善信號(hào)完整�
支持基于CDR的串行協(xié)�,包括PCI Express,千兆以太網(wǎng),SDI,Altera的SerialLite II,XAUI,CEI-6G,CPRI,串行RapidIO,SONET / SDH
�(dòng)�(tài)重新配置收發(fā)器通道,以在多種協(xié)議和�(shù)�(jù)速率之間切換
�(dú)立的�(fā)射器和接收器通道掉電功能,以減少非操作期間的功�
接收器的自適�(yīng)均衡(AEQ)功能,以�(bǔ)償不斷變化的鏈路特�
可選的片上端接電�(100�120�150Ω),用于改善各種傳輸介�(zhì)上的信號(hào)完整�
可編程的收發(fā)器到FPGA接口,支�8��10��16位,20��32位和40位寬的數(shù)�(jù)傳輸
600 �6.335 Gbps�1.2V�1.5V偽電流模式邏�(PCML)(交流耦合)
信號(hào)丟失的接收器指示�(僅在PIPE 模式下可�)
�(nèi)置自�(cè)(BIST)
熱插拔,�(wú)需使用外部�(shè)備即可支持熱插拔或熱插拔以及電源排序
速率匹配�,字節(jié)重排�,位重排�,模式檢�(cè)器和字對(duì)齊器支持可編程模�
符合PIPE,XAUI和GIGE的專(zhuān)用電�
�(nèi)置字節(jié)排序,以便幀或數(shù)�(jù)包始終在已知的字節(jié)通道中開(kāi)�
每�(gè)收發(fā)器模塊具有兩�(gè)PLL輸入的發(fā)射機(jī),具有獨(dú)立的�(shí)鐘分頻器,以在其每�(gè)�(fā)射機(jī)上提供不同的�(shí)鐘速率
8B / 10B編碼器和解碼器執(zhí)�8位至10位編碼和10位至8位解�
相位�(bǔ)償FIFO緩沖區(qū)在收�(fā)器模塊和邏輯陣列之間�(zhí)行時(shí)鐘域�(zhuǎn)�
接收器FIFO將接收到的數(shù)�(jù)與本地參考時(shí)鐘重新同�
■符合XAUI的通道�(duì)齊器
EP2SGX30DF780C5N符號(hào)
EP2SGX30DF780C5N腳印