�(chǎn)品型� | MCIMX508CVM8B |
描述 | 集成電路MPU I.MX50 800MHZ 400MAPBGA |
分類 | 集成電路(IC),嵌入式-微處理器 |
制造商 | 恩智浦半�(dǎo)� |
系列 | i.MX50 |
打包 | 托盤 |
零件狀�(tài) | 活� |
工作溫度 | 0°C?70°C(TA) |
包裝/� | 400-LFBGA |
供應(yīng)商設(shè)備包� | 400-MAPBGA(17x17) |
基本零件� | MCIMX50 |
MCIMX508CVM8B
制造商包裝說明 | 17 X 17 MM�0.5 MM間距,符合RoHS標準,塑�,MABGA-400 |
符合REACH | � |
符合歐盟RoHS | � |
狀�(tài) | 活� |
邊界掃描 | � |
核心處理� | ARM?Cortex?-A8 |
最大時鐘頻� | 800.0兆赫 |
JESD-30代碼 | S-PBGA-B400 |
JESD-609代碼 | e1 |
端子�(shù) | 400 |
最低工作溫� | 0� |
最高工作溫� | 70� |
包裝主體材料 | 塑料/�(huán)氧樹� |
包裝代碼 | LFBGA |
包裝等效代碼 | BGA400�20X20�32 |
包裝形狀 | 四方� |
包裝形式 | �(wǎng)格狀,低輪廓,精細間� |
峰值回流溫�(�) | 260 |
RAM(�) | 131072 |
座高 | 1.6毫米 |
最大電源電� | 628.0毫安 |
電源電壓標稱 | 1.225� |
最小供電電� | 1.175� |
最大電源電� | 1.275� |
表面貼裝 | � |
技�(shù) | CMOS |
溫度等級 | 商業(yè)� |
終端完成 | �/銀/�(Sn / Ag / Cu) |
終端表格 | � |
端子間距 | 0.8毫米 |
終端位置 | 底部 |
時間@峰值回流溫�-最�(�) | 40 |
長度 | 17.0毫米 |
寬度 | 17.0毫米 |
RoHS狀�(tài) | 符合ROHS3 |
水分敏感性水�(MSL) | 3(168小時) |
●MMU,L1指令緩存和L1�(shù)�(jù)緩存
●統(tǒng)一的二級緩�
●內(nèi)核的800MHz�1GHz目標頻率(包括NEON,VFPv3和L1緩存)
●支持VFPv3的NEON�(xié)處理�(SIMD媒體處理體系�(jié)�(gòu))和矢量浮�(VFP-Lite)�(xié)處理器內(nèi)存系�(tǒng)由以下組件組成:
�1級緩存:
指令(32KB)
�(shù)�(jù)(32KB)
�2級緩存:
�(tǒng)一的指令和�(shù)�(jù)(256KB)
�2�(�(nèi)�)�(nèi)存:
引導(dǎo)ROM,包括HAB(96KB)
�(nèi)部多媒體/共享的快速訪問RAM(128KB)
●外部存儲器接口�
16/32位DDR2-533,LPDDR2-533或LPDDR1-400,總�2GB
8位NAND SLC/MLC閃存,具有高�100MHz的同步時鐘速率和高�32位的硬件ECC(塊大小為1KB)
具有專用16位多路復(fù)用模式接口的16/32位NOR閃存。I/O�(fù)用邏輯在系統(tǒng)引導(dǎo)時選擇EIMv2端口作為主要�(fù)用�
16位PSRAM,蜂窩RAM
受管理的NAND,包�4.4版之前的eMMCi.MX50引入了下一代系�(tǒng)總線架構(gòu)體系�(jié)�(gòu),該體系�(jié)�(gòu)聚合了各種子系統(tǒng)總線和主控器,以訪問系統(tǒng)外圍�(shè)備和�(nèi)存�
●各種總線系�(tǒng)和組件如下:
�64位AXI架構(gòu)(266MHz)
該總線結(jié)�(gòu)是SoC的中央總線聚合點�
提供對SoC中所有從�(shè)備目標的訪問�
ROM(ROMCP)
片上RAM(OCRAM)
外部DRAM(DRAMMC)
外部靜態(tài)RAM(EIM)
中斷控制�(TZIC)
解碼到AHBMAX交叉開關(guān)第二級AHB�(jié)�(gòu)��
向系�(tǒng)中的以下主機提供仲裁�
ARM CPU�(fù)合體
像素處理管線(ePXP)
電泳顯示控制�(EPDC)
eLCDIF LCD顯示控制�
DCP加密引擎
BCH ECC引擎
MAX AHB橫桿
GPU 2D
SDMA
USBOH1(USBOTG和主機控制器�(fù)合體)
FEC以太�(wǎng)控制�
●MAXAHB交叉開關(guān)(133MHz)
這將連接系統(tǒng)中的各個AHB總線子段,并提供解碼為以下從站:
IP總線1(66MHz)
該總線段包含可由ARM�(nèi)核訪問且不具有DMA功能的外圍設(shè)�
IP總線2(66MHz)
該總線段包含可由ARM�(nèi)核訪問且不具有DMA功能的外圍設(shè)�
APBHDMA�(133MHz)
APBHDMA橋是MAX的主存儲�,用于其存儲器側(cè)DMA操作。APBH總線是AMBAAPB從總�,可通過外圍�(shè)備訪問i.MX50上的許多高速IP模塊
●IP總線3(66MHz)
該第三外圍總線網(wǎng)段包含可由ARM�(nèi)核和SDMA訪問的外圍設(shè)�,因此容納了具有DMA功能的外圍設(shè)備。ARMCPU可以通過IP總線1和SPBA訪問IP總線3�
●服�(wù)�(zhì)量控制器(QoSC)
這提供了軟性和動態(tài)仲裁/�(yōu)先級控制。QoSC與關(guān)鍵的顯示模塊(例如eLCDIF和EPDC)�(xié)同工作,可基于實時指標提供動�(tài)�(yōu)先級控制。i.MX50利用專用的硬件加速器來實�(xiàn)最新的多媒體性能。硬件加速器的使用可提供高性能和低功�,同時將CPU�(nèi)核釋放給其他任務(wù)。i.MX50包含以下硬件加速器�
●GPU2Dv1
2D圖形加速器,OpenVG1.1�200Mpix/s的性能