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FIR�(shù)字濾波器
閱讀�10698時間�2010-12-22 14:08:11

  FIR�(shù)�濾波�的對稱特�,可以先進行加法運算,然后對加法運算的結果進行串行乘累加運�,從而得到改進的串行結構。與串行結構相比,改進的濾波器完成一次濾波的時鐘周期減半,乘累加次數(shù)減半,提高了處理速度,但同時要消耗更多的硬件資源�

概述

  如今,F(xiàn)PGA已成為數(shù)字信號處理系�(tǒng)的核心器�,尤其在�(shù)字通信、網(wǎng)�、視頻和圖像處理等領域。現(xiàn)在的FPGA不僅包含查找�、寄存器、多路復用器、分布式塊存儲器,而且還嵌入專用的快速加法器、乘法器和輸�,輸出設�。FPGA具有實現(xiàn)高速并行運算的能力,因而成為高性能�(shù)字信號處理的理想器件。此�,與專用集成電路(ASIC)相比,F(xiàn)PGA具有可重復編程的�(yōu)點�

性能影響

  根據(jù)單位脈沖響應的不�,數(shù)字濾波器主要分為有限脈沖響應(FIR)和無限脈沖響�(IIR)2大類。在同樣的設計要求下,IIR方式計算工作量較�。但難以得到線性相位響�,且系統(tǒng)不易�(wěn)�;FIR方式的計算工作量稍大,但在設計任意幅頻特性時,能保證嚴格的線性相位特�;由于其實現(xiàn)結構主要是非遞歸的,F(xiàn)lR濾波器可以穩(wěn)定工�。FIR�(shù)字濾波器是數(shù)字多普勒接收機的重要組成部分,因�,研究FIR�(shù)字濾波器的實�(xiàn)技術具有重要意�。隨著FPGA技術的不斷�(fā)�,F(xiàn)PGA逐漸成為信號處理的主流器�。而在FPGA�,數(shù)字濾波器不同的實�(xiàn)方法所消耗的FPGA資源是不同的,且對濾波器的性能影響也有較大差異�

濾波過程

  從串行結構中可以看出,F(xiàn)IR濾波過程就是一個信號逐級延遲的過�,將各級延遲輸出加權累加,得到濾波輸�,其中最主要的運算是乘累加運�。FIR每完成一次濾波過程需要進行N次乘法和(N-1)次加法運算,N為濾波器的階�(shù)。所以,濾波器的運算量完全取決于N的大�,當N很大�,延遲將非常�,無法實�(xiàn)高速信號處��

  將串行結構展開,根據(jù)濾波器的信號流圖用多個乘法器和加法器并行實現(xiàn),得到FIR濾波器的并行實現(xiàn)結構,如�1(c)所�。并行濾波器的濾波速度�,一個時鐘周期內完成一次濾�,但消耗大量的FPGA資源,如乘累加器,且器件的延遲較大,工作頻率不宜太高�

應用

  FPGA具有�(guī)整的內部邏輯陣列和豐富的連線資源,特別適合用于數(shù)字信號處�。但以前FPGA一般用于系�(tǒng)邏輯或時序控�,很少應用在信號處理方面。其原因主要是FPGA中缺乏實�(xiàn)乘法運算的有效結�。隨著FPGA技術的不斷�(fā)�,查找表(LUT)技術的應用有效地解決了這個問�,使FPGA在數(shù)字信號處理方面得到了廣泛應用�

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