時鐘�(fā)生器(clock generator)是在主板上靠��(nèi)�插槽的一�芯片。它的作用是在主板啟動時提供初始化時鐘信�,讓主板能夠啟動;并且能在主板正常運行時即時提供各種總線需要的時鐘信號,以�(xié)�(diào)�(nèi)存芯�的時鐘頻��
時鐘�(fā)生器包括兩部分電�,一是供給CPU和外圍硬件的時鐘(系�(tǒng)時鐘)產(chǎn)生電�,二是供給看門狗定時器�8位定時器H1(TMH1)的時鐘(間隔時間發(fā)生時鐘)�(chǎn)生電路�
時鐘�(fā)生器�(nèi)置鎖相環(huán)電路,從32.768kHz時鐘�(chǎn)�38.4MHz時鐘,可減少音樂播放器等�(shè)備的功耗�
�(nèi)置鎖相環(huán)電路,從32.768kHz時鐘�(chǎn)�38.4MHz時鐘�
輸出時鐘特�
-周期性抖�: � 15 psec rms
-相鄰周期抖動: � 20 ps rms
-時間間隔錯誤: � 1 ns rms
可減少音樂播放器等設(shè)備的功��
-時鐘�(fā)生過程中的電流消�: � 1.5 mA
-待機模式下的電流消�: � 1 ?A
1、應(yīng)用領(lǐng)域趨向PC
PC一直都在利用時鐘發(fā)生器來提供多個基準頻率并對EMI加以抑制,而且,大多通過編程實現(xiàn)了一定程度的靈活�。除了PC以外,時鐘發(fā)生器的應(yīng)用領(lǐng)域正在逐步擴大�
嵌入式計算機生來就是時鐘�(fā)生器的使用者。嵌入式計算機的實例包括打印機、家用電視游戲機、電纜和DSL�(diào)制解�(diào)�、機頂盒和汽車導(dǎo)航裝置等�。和PC一樣,在這些系統(tǒng)的設(shè)計中,系�(tǒng)成本是需要考慮的最為重要的因素之一。設(shè)計師們發(fā)�(xiàn),的擴頻時鐘�(fā)生器能夠使峰值EMI降低14�20dB。這樣就可以取消許多屏蔽元件并往往能夠?qū)⑾到y(tǒng)所使用的印刷電路板減少�4��
時鐘�(fā)生器還在許多手持式設(shè)備(比如�(shù)碼相機)中得到應(yīng)�。數(shù)碼相機需要一個非常精確的基準信號來用作其傳感器的取樣時鐘。設(shè)計師必須保證其采用的時鐘�(fā)生器具有0ppm誤差、低長期抖動和低邊帶噪聲特性。除了性能的方面的考慮之外,用于手持式�(shè)備的時鐘元件還需具備低功耗特性。設(shè)計師不得不選用具有低待機電流和低電壓擺幅輸出的時鐘發(fā)生器�
在服�(wù)器和�(shù)�(jù)通信�(shè)備中,時鐘發(fā)生器被用來生成許多基準定時頻率。作為系�(tǒng)有效性確認的一部分,常常讓�(shè)備經(jīng)受頻率安全性測試――故意使系統(tǒng)工作于一個異常高的頻率條件下,以確定系統(tǒng)定時容限。在這種情況�,處理器將連續(xù)不斷地對時鐘�(fā)生器的寄存器值進行更新,以緩慢增加其輸出頻�。時鐘發(fā)生器中的PLL必須具有足夠低的�(huán)路帶寬以避免在其輸出中發(fā)生頻率突�。該技�(shù)還被許多PC時鐘所采用,以使最終用戶能夠選擇對處理器進行“全面定時”�
由于這些都是龐大而復(fù)雜的系統(tǒng),具有許多工作于相同時域的元�,因�,同時開�(guān)噪聲有可能損害電源并使時鐘性能下降。時鐘發(fā)生器容易受到各種形式的電源噪聲的影響,從而導(dǎo)致抖�。它們的性能在其模擬�(nèi)核電源得到濾波器的良好保護的情況下達�。有些時鐘售主在對其�(chǎn)品進行�(shè)計和特性分析時考慮到了苛刻的噪聲條件,并能夠就減少時鐘抖動及改善系�(tǒng)定時容限為設(shè)計師提供實質(zhì)性的幫助�
2、技�(shù)�(fā)展趨�
鑒于時鐘�(fā)生器通常與處理器、ASIC和存儲器相連接,因而它們會受到某些技�(shù)�(fā)展潮流的影響。隨著這些器件的幾何尺寸越來越�,它們要求更低的輸入和內(nèi)核電壓源。因�,時鐘發(fā)生器正在向低壓信號傳輸過�,以支持1.8V LVCMOS、LVDS或HSTL。然�,大多數(shù)時鐘�(fā)生器仍然使用2.5V(或更高)的�(nèi)核電��
作為對低輸出電壓的補�,時鐘發(fā)生器正在�(zhuǎn)向使用差分信號傳�。與單端信號相比,差分信號對電源共模噪聲的敏感性要弱一�,因而能�?qū)崿F(xiàn)更加�(yōu)良的時鐘抖動性能。與單端信號的另一個不同點是,差分信號的接收無需等待輸入達到�(guī)定的門限值(以檢測一個邏輯狀�(tài)變化�,從而使得差分信號成為高速設(shè)計的理想選擇�
不過,采用差分信號會給設(shè)計中的電路布局提出更加苛刻的要求。差分信號必須由一對長度相等的印制線來傳輸。阻抗失配或不當(dāng)終接都有可能引起不需要的反射,這種反射會使信號邊緣�(chǎn)生時間上的位移,從而導(dǎo)致差分信號交叉點的移��
目前已可使用廉價的鍺化硅(SiGe)工�,該工藝將使時鐘�(fā)生器的運行速度達到1GHz以上并實�(xiàn)性能上的提升。這將繼續(xù)為新一代的時鐘芯片開辟新的�(yīng)用領(lǐng)�,如千兆位以太網(wǎng)、光纖通道和InfiniBand等�
時鐘�(fā)生器在通信系統(tǒng)中的技�(shù)�(yīng)用與準確度分析:
---帶有�(shù)� PLL 的時鐘發(fā)生器是從參考晶體生成時鐘的方便方法。這此器件可從單晶體生成數(shù)個不同的時鐘頻率,或從容易獲得的�(biāo)準晶體生成“獨特的”或非標(biāo)準頻�。在所有情況下,這些器件都會用反饋閉�(huán)路與一些分壓器跟蹤輸入?yún)�?,如� 3 所�。參考輸入頻率除以一個� Q,這就得到一個信號,它與壓控振蕩� (VCO) 輸出除以P值所得的�(jié)果進行比較。P � Q 的設(shè)置使得鑒相器從兩個分壓器看到的頻率相� (FREF/Q = FVCO/P)�
鑒相器調(diào)節(jié) VCO 的輸入電�,直到兩個分壓器輸出達到相位與頻率匹配,并使其保持匹��
---由于 VCO 輸出跟蹤參考輸�,因此輸出的精確度與參考輸入的精確度相�。這就是說,如果參考輸入隨溫度或時間發(fā)生變�,那么時鐘發(fā)生器的輸出也會隨之變化。這種屬性具有一個重要的好處,如果設(shè)計中最精確的參考用作時鐘發(fā)生器的輸入,那么時鐘�(fā)生器的所有其他輸出無需額外成本就都能獲得精確參考的精確�!不�,時鐘發(fā)生器可能會添加一個固定的準確度誤差,這取決于 P � Q 計數(shù)的數(shù)字寬度以及參考輸入頻率與 VCO 頻率之間的關(guān)�。大多數(shù)時間�(nèi),時鐘發(fā)生器都能生成準確率誤差為零的輸出,但有時則會添加少量的誤差�
---例如,對� 7 � Q 分壓器與 8 � P 分壓器而言,為了以 13.5 MHz 的輸入獲� 83.3330 MHz 的輸�,的做法就是� P = 179、Q = 29。由� FREF/Q = FVCO/P(鑒相器頻率�,因� FVCO 的計算方程式� FVCO = P/Q × FREF。這里,F(xiàn)VCO = (179/29) 13.5 MHz = 83.327586 MHz。這就是說,VCO 頻率將為 5.414 kHz,比理想的頻率低 65 PPM。這對用作時鐘源的晶體的容差、溫度與老化而言會增加誤��
---如果我們將P分壓器的精度 (resolution) 增加� 9 位,那么會發(fā)生什么情況呢?這使我們能夠使用更好的解決方案,這時 P = 500、Q = 81?,F(xiàn)�,F(xiàn)VCO = 500/81 × 13.5 MHz = 83.333333 MHz,這樣就得�333 Hz,比理想頻率高出4×10-6,比此前情況下的-65 PPM 準確度要高得��
---那么,我�?nèi)绾斡嬎闾囟ňw時鐘�(fā)生器輸出的與最小頻率呢?如果時鐘發(fā)生器準確度誤差為+4×10-6,那么需要增加晶體容�、老化以及溫度特�。例如,晶體容差�+/- 30×10-6,隨溫度變化的改變幅度在 +/- 50×10-6 之內(nèi),每年偏移在 +/- 5×10-6 之內(nèi)。這樣,這種晶體三年之后時鐘�(fā)生器的輸出頻率就會高� + 4 + 30 + 50 + 3×5= +99×10-6或低� + 4- 30- 50 -3×5=-91×10-6。因此,如果我們要求變化保持在 +/-100 ×10-6之內(nèi)的話,那么這種時鐘�(fā)生器配置的晶體比較合理的�(shè)計使用壽命就是三��
維庫電子�,電子知�,一查百��
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